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IC驗證中的force/release 學習整理(4)後門訪問機制成與敗(續)

2022-01-28 02:53:58 那麼菜

上節課,還留有幾個疑問,我們一起研究一下。

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【疑問1】關於 pli_learn.tab 該如何閱讀?

【疑問2】關於 debug_all 和 debug_pp 的區別?


【疑問1】關於 pli_learn.tab 該如何閱讀?

【疑問2】關於 debug_all 和 debug_pp 的區別?

最近跑了一個比較複雜的模塊的仿真,仿真時間大約在30min,跑完使用simprofile分析過,無异常點,且DUT運行時間占總的仿真時間約70%~80%。之前有看到過debug選項、波形dump會對仿真時間造成影響,剛好最近不是那麼忙,就用這個模塊測試了下。先看數據:

分析:-debug_pp/-debug/-debug_all提供了三檔debug能力,所以耗時是逐漸增加的。

-debug_access則提供了更加精細化的debug能力,在不加額外參數時,-debug_access能力略弱於-debug_pp(主要是debug_region不一樣),-debug_access+all則提供了最强大的debug能力,所以耗時最多。一般回歸開啟-debug_pp或不加debug選項,需要定比特問題時再開啟具體的debug選項。

(0)debug_access(備注:-debug_access同-debug_acc)

(1)VCS 2014 後加入了debug_access, 之前的-debug_pp, -debug, -debug_all 不再建議使用
(2)為了更好的平衡仿真速度和debug功能,建議 配合-debug_region 使用,提供更精准的仿真控制。
(3)vcs -debug_access時,不需要再手動配置PLI的tab file verdi.tab 和靜態庫 pli.a,只需設置 $VERDI_HOME,vcs會自動查找所需文件,$fsdbDumpfile可以直接使用
(4)需要注意的是:-debug_access+all 並不包含library(-v -y指定)和cell(`celldefine編譯原語標記的module,是cell module),無法PLI訪問(如uvm_hdl_write)和波形dump。加上-debug_region=cell+lib才可以正常訪問。而-debug_all則是默認包含library和cell。(一般library和cell為標准單元,特別是在後仿,RTL綜合成stdcell,被celldefine標記,而且PR也加入很多buf和inv, 降低仿真速度,增加波形文件size,如果不需要可以加上+nocelldefinepli+2,只dump module instance上的port波形)。

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